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![阈值等值化方法（Threshold Equalization Method） - S曲线法（S-curves）]()
阈值等值化方法（Threshold Equalization Method） - S曲线法（S-curves）
阀值等值化方法（Threshold Equalization Method） - S曲线法（S-curves）单个像素250个测试不同幅度测试脉冲的计数结果：红色与噪声对应（模拟的）。由上图可见，当全局阀值为0时，计数值饱和，完全是噪声导致的。信号幅度一定时，计数曲线形如字母S，故称为S曲线法。过程如下：1.设置测试脉冲幅度度、个数；2.进行阀值扫描；3.计算所有像素计数平均值4.调整计数值偏离平
2020-03-02
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![Timepix 3的时间游动（Timewalk ）和TOT线性（TOT Linearity）]()
Timepix 3的时间游动（Timewalk ）和TOT线性（TOT Linearity）
下图是不同幅度信号的TOT和TOA测量结果上图是测量脉冲最大为17ke-的TOA和TOT测量结果：大于5.5ke的脉冲，TOA抖动（Jitter）<0.5ns。Timewalk定义为电荷量比阀值大1ke时TOA的变化值。TOT在电荷量>=1.5ke时线性很好。Timepix 3芯片前端电路规格Amplitude linearity（幅度线性）：对Timepix 3芯片来说，能量信息是T
2020-03-02
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![X射线荧光分析概述]()
X射线荧光分析概述
X射线荧光分析概述（ED-XRF、WD-XRF、XES）目前有许多方法可以激发和探测X射线荧光。激发和分析的选择取决于研究的科学和技术需求。目前常用的三种息息相关的X射线荧光（XRF）分析方法为：能量色散XRF（ED-XRF），波长色散XRF（WD-XRF）和 X射线发射光谱（XES）。前两种技术是具有广泛工业和研究应用的主力方法， XES一直局限于同步加速器光源。目前用户自搭建XES系统可以得到
2020-03-02
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![电荷包耦合（转移）- 信号的读出]()
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![Timepix 3和Timepix对比]()
Timepix 3和Timepix对比
Power pulsing：指的是有信号时工作，无信号时停止，目的是降低功耗。Timepix 3空穴TOT单调性（TOT monotonicity）红色曲线是Timepix芯片。可见在200ke-~300kh+范围内TOT – 能量的线性很好。上述内容由我司Jerry Huang 整理收集，仅用于知识的分享和共同学习，未经过同意不得擅自转载。
2020-03-02
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![行转移时间和像素读出时间：]()
行转移时间和像素读出时间：
一个像素的电荷包移动到下一个像素需要一定的时间，所需时间即为行转移时间。像素的电荷包移入水平移位寄存器后，需要移出、放大和数字化处理，也需要一定的时间，所需时间称为像素读出时间，一般以读出频率给出。Greateyes CCD行转移时间最大100μs。读出频率有3级可选；500kHz、1MHz和2.8MHz。转移效率和损失率：电荷包在像素之间转移和水平寄存器的转移过程中，可能会有电子损失，这是CCD
2020-03-02
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![芯片等级和缺陷(Blemish)]()
芯片等级和缺陷(Blemish)
对最上面一行像素的电荷包，读出时需要通过其所在列的所有像素。如果一列像素中的某个像素不能形成势阱，或形成的势阱有缺陷，则在其上面的行的像素电荷包就不能转移出去或转移不完全。这是一种缺陷。像素感光失效，或量子效率变低，这也是一种缺陷。缺陷的种类分为：Traps 陷阱：Pixels where charge is temporarily held. Traps are counted if they
2020-03-02
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![CCD 输出结构]()
CCD 输出结构
电荷包水平移位寄存器的最后一个寄存器后，需要将电荷包无破坏地以电流或以电压的方式输送出去。输出结构有：反偏二极管输出结构、浮置扩散层（FD）输出结构、浮置栅结构、分布式浮置栅结构等。其中浮置扩散层（FD）输出结构用得最多，如下图：输出栅极为一固定的中等电平，在Φreset为低电平，Φ3下降时，电荷包转移到反偏二极管的位阱中，D点电位发生变化，被T2管放大、检出，送至模拟-数字转换电路（当然也可以不
2020-03-02
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![CCD增益(Gain)和帧率（frame rate）]()
CCD增益(Gain)和帧率（frame rate）
电荷包对应的数字量。一般表示为一个电子对应多少个计数，或多少个计数对应一个电子。科学级CCD大多数有多级增益可设置，以适合不同的光照条件（强光和弱光），高增益（高灵敏度）适合弱光，低增益适合强光（低灵敏度）。Greateyes以count/e给出这个性能指标，有两级增益可设置：
2020-03-02
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![像素读出频率的限制]()
像素读出频率的限制
下限：为避免热激发产生的电子（暗电流）的影响，要求电荷包从一个栅极转移到下一个栅极所用时间t必须小于暗电子（P-Si少子）的平均寿命τi，平均寿命与温度相关，温度越高，寿命越短。对三相耦合读出结构来说，读出频率： &nbs
2020-03-02
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![面阵CCD的体系结构]()
面阵CCD的体系结构
从前文可知，获取一幅图像的过程包括图像获取（曝光）和图像读出。因此，根据CCD感光单元（像素）和读出电路布局的不同，主要有3种不同的体系结构。1. 隔列转移（Interline-Transfer）像素与转移单元交替排列。像素曝光结束后，将电荷包转移到转移单元，可迅速开始下一次曝光。曝光期间，转移单元将电
2020-03-02
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![Binning – 像素联用]()
Binning – 像素联用
Binning – 像素联用分为硬件Binning和软件Binning。科学级CCD通常都提供硬件Binning功能。硬件Binning：将几个像素的信号在读出之前相加，这种方式减少了读出次数，因而减少了读出噪声，提高了信噪比。硬件Binning是在移位寄存器中完成的。如下图，假设要进行4像素联用，下图红色虚框所示：读出过程如下：1. &n
2020-03-02
